编者注：苹果于 3 月 9 日公布其迄今最强自研电脑芯片 M1 Ultra，它将两个 M1 Max 芯片拼在一起，使得芯片各项硬件方针直接翻倍，这背面的要害技术就是苹果立异定制的封装架构 UltraFusion。千芯科技董事长陈巍通过分析苹果公司与其芯片代工厂台积电的专利和论文，对这一先进封装技术进行解读。
2022 年 3 月，苹果又一次触动了芯片界的游戏规则。苹果发布的 M1 Ultra 芯片，是迄今为止该公司最强壮的芯片，却是一个“拼装货”。虽然很多核算芯片已选用 Chiplet（芯粒）技术前进功用，但“拼装货”M1 Ultra 的功用还是让 PC 界震慑了。
M1 Ultra 支撑高达 128GB 的高带宽、低推延一致内存，支撑 20 个 CPU 中心、64 个 GPU 中心和 32 核神经网络引擎，每秒可工作高达 22 万亿次运算，供应的 GPU 功用是苹果 M1 芯片的 8 倍，供应的 GPU 功用比最新的 16 核 PC 台式机还高 90%。
苹果的新 M1 Ultra 芯片“拼装”功用之所以成为可能，要归功于其 UltraFusion 架构。其实，UltraFusion 功用早已内置于之前发布的苹果 M1 Max 芯片中，但直到 3 月的苹果 Peek Performance 活动才被明确提出。
▲ 苹果公司 M1 Ultra 的 UltraFusion 架构
M1 Ultra 芯片的 UltraFusion 架构运用硅中介层（Silicon Interposer）和微型凸块（Micro-Bump），将芯片衔接到超过 10,000 个信号。
该技术供应 2.5TB / s 的超高处理器间带宽，以及低推延。这一功用是其他多芯片互连技术带宽的 4 倍多。这个速率带宽也显着领先于英特尔、AMD、Arm、台积电和三星等众多职业巨擘组成的通用芯粒互连联盟（UCIe）当时的功用。
▲ 英特尔等巨擘主推的 UCIe
依据苹果公司和台积电已宣布的专利和论文，我们从 2.5D / 3D 互连和技术层面解析 UltraFusion 封装架构。
01. 芯片封装走向 2.5D / 3D 互连
按摩尔定律描绘，芯片上的晶体管数量每 24 个月翻一番。这关于 CPU、GPU、FPGA 和 DSA 依然适用。
▲ 芯片晶体管数量逐渐增加（Y. H. Chen et al., 2020）
跟着芯片算力呈指数级增加，芯片标准逐渐超出光刻掩模版标准，体系级封装（System on Package，SoP），特别是 Chiplet 技术，成为坚持摩尔定律，逾越掩模版束缚的有用方法。（Y. H. Chen et al., 2020）
图灵奖得主姚期智院士也十分重视 Chiplet 技术，在 2020 年指导成立了我国自己的 Chiplet 工业联盟，该联盟与北极雄芯共同为国内规划企业供应 Chiplet 沟通合作的渠道和高性价的处理方案。
▲ 高性价比的 Chiplet 方案（北极雄芯 / 我国 Chiplet 工业联盟供应）
通过快速展开的片间互连技术和封装技术，摩尔定律从独自的晶体管缩放（摩尔定律 1.0）演变为体系级缩放（被业界戏称为摩尔定律 2.0）。
▲ 片间互连技术逐年快速展开（Y. H. Chen et al., 2020）
封装从 2D（二维）逐渐展开到 2.5D 和 3D。集成电路从扩展面积和立体展开两条路来前进全体功用。
▲ 封装从 2D（二维）逐渐展开到 2.5D 和 3D（Kuo-Chung Yee et al., 2020）
02. 从苹果台积电专利论文，解析 UltraFusion 架构
从 M1 Ultra 发布的 UltraFusion 图示，以及苹果及其代工厂（台积电）的揭露专利和论文来看，UltraFusion 应是依据台积电第五代 CoWoS Chiplet 技术的互连架构。
▲ 苹果公司 Chiplet 专利与 M1 Ultra（参看专利 US 20220013504A1）
Chip-on-Wafer-on-Substrate with Si interposer（CoWoS-S）是一种依据 TSV 的多芯片集成技术，被广泛应用于高功用核算（HPC）和人工智能（AI）加速器范畴。
跟着 CoWoS 的前进，可制作的中介层（Interposer）面积稳步增加，从一个全掩模版标准（大约 830mm2）到两个掩模版标准（大约 1700mm2）。中介层的面积决定了最大的封装后的芯片的面积。
第 5 代 CoWoS-S（CoWoS-S5）达到了大至三个全光罩标准（~2500mm2）的水平。通过双路光刻拼接方法，该技术的硅中介层可容纳 1200mm2 的多个逻辑芯粒和八个 HBM（高带宽内存）仓库。芯粒与硅中介层的选用面对面（Face to Face，互连层与互连层对接）的衔接方法。
▲ CoWoS 技术所能承载的总芯片面积逐渐增大（P. K. Huang 2021）
在 UltraFusion 技术中，通过运用裸片缝合（Die Stitching）技术，可将 4 个掩模版拼接来扩展中介层的面积。在这种方法中，4 个掩模被同时曝光，并在单个芯片中生成四个缝合的“边际”。
▲ UltraFusion 架构互连技术（单层与多层，参看专利 US 20220013504A1 / US 20210217702A1）
依据苹果公司的专利显现，在这一技术中，片间互连可所以单层金属，也可所以多层金属。（US 20220013504A1 / US 20210217702A1）
03. 六大技术特别优化
UltraFusion 不仅仅是简略的物理衔接结构。在这一封装架构中，有几项特别优化过的技术。（P. K. Huang 2021）
1）低 RC 互连
在 UltraFusion 中，有新的低 RC（电容 x 电阻 = 传输推延）金属层，以在毫米互连标准上供应更好的片间信号完整性。
与多芯片模块（MCM）等其他封装处理方案相比，UltraFusion 的中介层在逻辑芯粒之间或逻辑芯粒和存储器仓库之间供应密布且短的金属互连。片间完整性更好，且能耗更低，并能以更高的时钟速率工作。这种新的中介层互连方案将走线电阻和通孔电阻降低了 50% 以上。
▲ 跨中介层传输的互连功耗控制（US 20210217702A1）
2）互连功耗控制
苹果的专利显现，UltraFusion 运用了可封闭的缓冲器（Buffuer），进行互连缓冲器的功耗控制，有用降低暂停的互连线的能耗。
3）优化 TSV
高纵横比的硅通孔（TSV）是硅中介层技术另一个十分要害的部分。UltraFusion / CoWoS-S5 从头规划了 TSV，优化了传输特性，以合适高速 SerDes 传输。
4）集成在中介层的电容（iCAP）
UltraFusion 在中介层集成了深沟槽电容器（iCap），帮忙前进芯片的电源完整性。集成在中介层的电容密度超过 300nF / mm2，帮忙各芯粒和信号互连享有更安稳的供电。
5）新的热界面材料
UltraFusion 通过集成在 CoWoS-S5 中的新式非凝胶型热界面材料（TIM），热导率 > 20W / K，覆盖率达到 100%，为各个高算力芯粒供应更好的散热支撑，然后增强全体散热。
▲ 通过 Die-Stitching 前进良率并降低本钱（US 20220013504A1）
6）通过 Die-Stitching 技术有用前进封装良率降低本钱
UltraFusion 中，仅将 KGD（Known Good Die）进行键合，这样避免了传统的 WoW（Wafer on Wafer）或 CoW（Chip on Wafer）中失效的芯粒被封装的问题，进而前进封装后的良率，降低了全体的平均本钱。（坏的芯片越少，在固定的流片和研制费用前提下，单芯片平均本钱就越低）
04. 结语：为更强算力芯片供应幻想空间
本文中，我们从苹果公司和台积电的专利和论文动身，对 UltraFusion 技术进行了初步的解析。
UltraFusion 充沛结合了封装互连技术、半导体制作和电路规划技术，为整合面积更大、功用更高的算力芯片供应了巨大的幻想空间，为核算架构的展开供应了十分好的助力和参照。
