芯东西 12 月 24 日报导，跟着芯片制程演进更加困难，晶体管微缩正面对物理极限的天花板。但英特尔、东京电子等芯片供应链巨子已将制程路线图推进到埃米一级（1 Å=0.1nm=10^-10 m），乃至计划在原子等级上构建新的晶体管。

本年以来，台积电、英特尔、三星等半导体巨子都在晶体管结构和二维半导体资料领域发布了重量级的研讨成果，谁也不愿落后对手一步。台积电在 5 月份刚刚发布用半金属铋处理二维半导体资料高电阻问题的研讨，英特尔就在刚刚完毕的 IEEE 世界电子器材会议（International Electron Devices Meeting，IEDM）上发布了基于别的两种半金属的二维半导体资料研讨。

此外，英特尔、三星和 IBM 也在 IEDM 这一顶级半导体、电子论坛上宣布了新的晶体管研讨进展。跟着芯片制程的不断演进，谁能先对手一步完成晶体管微缩，谁就能掌握未来芯片乃至科技领域的话语权，这场竞赛乃至或许决议谁是未来十年的芯片霸主。

芯东西将经过本年最新的晶体管结构和二维半导体资料研讨进展，揭示在埃米等级的晶体管结构，呈现这场凝聚人类技能结晶的竞赛。

01.从平面到立体，英特尔完成 55nm 栅极距离自对准 3D 晶体管

晶体管作为芯片中最根本的单元，其结构改造一直是芯片制程演进的重要方向。作为此前的芯片霸主，英特尔一直在探究最新的芯片制程。

在英特尔内部，有一个名为英特尔组件研讨的部分专心于前沿研发，该团队被称作“英特尔技能研发部分中的研讨团队”，也是本年在 IEDM 会议上英特尔论文的作者。

本年 IEDM 英特尔在硅基 3D 堆叠的 RibbonFET 晶体管结构和依序堆叠的 CFET 晶体管结构上都取得了研讨进展，为了便利理解，英特尔给出了一个比较详细的演进过程。

自 2011 年 FinFET 结构被推出以来，晶体管结构就从平面逐渐走向了 3 维，这也是职业中遍及选用的一种计划。

▲ 传统的平面晶体管结构（左）和 FinFET 晶体管结构（右）（图片来历：英特尔）

本年 7 月，英特尔发布了自己的 RibbonFET 晶体管结构以及新的制程命名计划。RibbonFET 是英特尔对 Gate All Around（GAA，全环绕栅极）晶体管的完成，计划被用于英特尔 20A 节点上。

▲ RibbonFET 晶体管结构（图片来历：英特尔）

虽然本年英特尔才正式发布了 RibbonFET 晶体管结构，但其实英特尔早已开始探究和研讨将 PMOS 和 NMOS 南北极笔直堆叠的晶体管结构，这种结构使晶体管面积缩小了一半。

一般来说，完成 3D 堆叠的办法有两种。一种是依序（sequential），即先把下面一层做好，在做上一层完成堆叠结构；第二种是自对准（Self-aligned），可以直接在一片晶圆上同时进行两层晶体管的制作。

自对准比较依序办法，其完成难度更高、工序更加杂乱，但是使用这种办法大规模出产的晶体管制作时刻和本钱更低。

早在 2019 年，英特尔就发布了一篇将硅基 PMOS 堆叠在氮化镓 NMOS 的研讨。同时，英特尔还推出了一种将锗基（Ge）RibbonFET PMOS 依序堆叠在了硅基 FinFET NOMS 上的 CFET（互补场效应晶体管）结构。

▲ 英特尔 2019 年发布的两种晶体管结构（图片来历：英特尔）

2020 年，英特尔完成了 3D 堆叠的 multi-RibbonFET 硅晶体管，并且这是选用了自对准的工艺，这代表英特尔不用先后制作上下部分进行封装，而是同时堆叠制作上下晶体管，减少了制作工序、时刻和本钱。

▲ 选用自对准技能的 3D 堆叠 multi-RibbonFET 硅晶体管（图片来历：英特尔）

本年的 IEDM 上，英特尔再次宣布了有关硅基 3D 堆叠的 RibbonFET 晶体管结构和依序堆叠的 CFET 晶体管结构研讨。其中，英特尔依序完成的 CFET 晶体管达到了“创纪录”的功能，而自对准 multi-RibbonFET 硅晶体管完成了 55nm 的栅极距离。

英特尔称，这种 3D 堆叠完成了 30%-50% 的面积提高。英特尔制作、供应链和营运集团副总裁兼战略规划部联席总经理卢东晖曾慨叹，为了完成晶体管微缩，各个公司几乎竭尽了元素周期表上的元素，很多新资料就连自己这样的资料学博士也没有触摸过。

▲ 英特尔分别用依序和自对准完成的技能突破（图片来历：英特尔）

02. 东京电子路线图直指 0.7nm，IBM、三星联合发布新晶体管结构

除了英特尔，台积电、三星、IMEC（比利时微电子研讨中心）、IBM 等厂商和科研机构都在研发新的晶体管结构。

2017 年，IMEC 初次公开提出 Forksheet 器材结构用来微缩 SRAM，2019 年 IMEC 又将这一器材结构用在逻辑芯片标准单元中。仿真成果显现，Forksheet 已比传统纳米片有 10% 的速度增益。

根据东京电子本年 10 月发布的逻辑芯片路线图来看，这种 Forksheet 器材结构将用于 1.4nm 节点上，其芯片密度将是 2nm 的 1.65 倍。

▲ 东京电子从 FinFET 到第二代 CFET 的逻辑芯片路线图（图片来历：东京电子）

本年的 IEDM 会议上，IBM 和三星共同宣布了一种新的笔直晶体管架构 VTFET。

由于 FinFET 晶体管功能受到严峻的缩放约束，VTFET 则坚持了杰出的静电和寄生参数，在同等功率下 VTFET 晶体管提供了缩放 FinFET 晶体管 2 倍的功能，而在等效频率下，VTFET 可以节约 85% 的功率。

IBM 称，这种新的晶体管结构能够使半导体器材持续微缩、提高手机使用时刻、下降加密采矿等动力密集型流程功耗，以及使物联网和边际设备能够在更多样的环境中运转等。

▲ IBM / 三星的 VTFET 晶体管结构和 FinFET 晶体管结构比照（图片来历：IBM）

03. 台积电首先突破高电阻难题，英特尔制备办法兼容当时产线

除了晶体管结构，新资料是维持制程演进的另一关键因素。当时晶体管中电流通道往往选用硅基资料，但是硅基资料的问题在于不断微缩后会呈现量子效应，难以适用于更小的晶体管中。

比较硅基资料，二维半导体资料天然生成具有完成先进制程的潜力。现在，较有代表性的二维半导体资料是过渡金属硫化物（TMD），如二硫化钨（WuS2）、二硫化钼（MoS2）等。

▲ r-TMD 薄膜的结构（图片来历：Nature）

而二维半导体资料使用面对的最大障碍是其共同结构带来的高电阻、低电流困难以及怎么兼容当时工艺流程进行大规模批量出产等问题。

本年 5 月份，台积电、中国台湾大学和麻省理工学院联合在 Nature 上宣布了用半金属铋作为触摸电极的研讨，在单层 MOS2 上完成了 123 微欧姆米的触摸电阻率和 1135μA/μm 的电流密度，完成了在电阻率和电流密度上的突破。这使二维半导体尺寸有望挨近量子极限，成为 1nm 制程的关键技能突破。

▲ 具有单层半导体（MoS2）的二维场效应晶体管原理图（图片来历：Nature）

英特尔在二维半导体资料的研讨上也不甘落后，在本年的 IEDM 会议上，其发布了选用锑（Sb）和钌（Ru）用作 NOMS 和 PMOS 触摸电极的研讨。凭仗该研讨，英特尔将晶体管通道从 FinFET 结构的 15nm 缩短到了 5nm。

英特尔还制作了四种 TMD 薄膜，分别是 MoS2、WS2、WSe2 和 MoSe2，以测试这些二维半导体资料的功能。最重要的是这四种二维半导体资料薄膜都是在 BEOL（后道工序）环境中成长的，其成长温度从 300°C 到 1000°C，与当时的大规模出产办法兼容。

▲ 英特尔二维半导体薄膜（来历：IEEE）

04. 结语：先进制程带来更优本钱、良率，未来竞赛将更加激烈

跟着晶体管结构从 FinFET 到 CFET，虽然不同厂商的计划不同，但整体来说晶体管结构越来越立体，并进行 3D 堆叠以节约芯片面积；资料则逐步变为二维，以坚持微缩。

但是就像英特尔卢东晖说得那样，工业出产中最重要的问题并不是有没有，而是怎么让新技能最大程度兼容现有的产线设备，完成良率和本钱的最优解。

反过来，制程工艺的迭代也会带来本钱和良率上的升级，因而尽管芯片制程的演进的确越来越困难，但人们对于更高功能、更低本钱的寻求不会改动。可以预见，在未来，先进制程的竞赛将更加激烈。